META-DX2+ verdoppelt Router- und Switch-Kapazitäten Secure Ethernet PHYs für den Terabit-Bereich

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META-DX2+ von Microchip sei die branchenweit erste Lösung, die mit 1,6 TBit/s End-to-End-Verschlüsselung und Port-Aggregation beim Übergang zur 112G-PAM4-Anbindung für Enterprise-Ethernet-Switches Sicherheitsanwendungen, Cloud-Interconnect-Router und optische Transportsysteme integriert.

Die Nachfrage nach höherer Bandbreite und Sicherheit in der Netzwerkinfrastruktur wird durch das Wachstum der hybriden Arbeit und durch KI/ML-Anwendungen angetrieben. Die Analysten der 650 Group erwarten, dass die gesamte Port-Bandbreite für 400G und 800G jährlich um über 50 Prozent wächst. Dieses Wachstum weite den Übergang zur 112G-PAM4-Anbindung nicht nur auf Switches und Router in Cloud-Rechenzentren und bei Telekommunikationsanbietern aus, sondern auch auf Ethernet-Switching-Plattformen in Unternehmen bzw. im Enterprise-Bereich.

Der konfigurierbare 1,6-TBit/s-Datenpfad von META-DX2+ übertreffe den Wettbewerb um das Doppelte in Bezug auf die gesamte Gearbox-Kapazität und die Hitless-2:1-Protection-Switch-Mux-Modi, die durch die spezielle ShiftIO-Funktion ermöglicht werden. Dank flexibler XpandIO-Port-Aggregationsfunktionen werde die Router-/Switch-Port-Nutzung bei der Übertragung von niedrigen Datenraten optimiert.

Darüber hinaus, so Microchip, unterstützen die Komponenten das IEEE 1588 Class C/D Precision Time Protocol (PTP) für genaue Zeitstempel im Nanosekundenbereich, die für 5G und unternehmenskritische Dienste erforderlich seien. Durch verschiedene footprintkompatible Retimer und PHYs mit Verschlüsselungsoptionen ermöglicht es der Hersteller eigenen Angaben zufolge, Designs auf der Grundlage eines gemeinsamen Board-Designs und Software-Entwicklungskits (SDK) um MACsec und IPsec zu erweitern.

META-DX2+ zeichne sich durch folgende Funktionen aus:

• Dual 800GbE-, Quad 400GbE- und 16x 100/50/25/10/1GbE-MAC/PHY.

• Integrierte 1,6-TBit/s-MACsec/IPsec-Engines, die Paketprozessoren um die Verschlüsselung entlasten, sodass sich Systeme einfacher auf höhere Bandbreiten mit End-to-End-Sicherheit skalieren lassen.

• Mehr als 20 Prozent Platzersparnis auf dem Board im Vergleich zu anderen Lösungen, die zwei Bausteine benötigen, um die gleiche 1,6-TBit/s-Gearbox und die gleichen Hitless-2:1-Mux-Modi bereitzustellen.

• XpandIO ermöglicht die Port-Aggregation von Ethernet-Clients mit niedriger Datenrate über Ethernet-Schnittstellen mit höherer Geschwindigkeit, optimiert für Enterprise-Plattformen.

• ShiftIO ermöglicht zusammen mit einem konfigurierbaren integrierten Koppelpunkt eine flexible Anbindung zwischen externen Switches, Prozessoren und Glasfaseroptiken.

• Bausteinvarianten mit 48 oder 32 Long-Reach-/LR-fähigen 112G-PAM4-SerDes, einschließlich Programmierbarkeit für ein optimales Verhältnis zwischen Leistungsfähigkeit und Stromverbrauch.

• Unterstützung für Ethernet, OTN, Fibre Channel und proprietäre Datenraten für KI/ML-Anwendungen.

Wie der Retimer META-DX2L könne die neue Serie der META-DX2+-PHYs mit den PolarFire-FPGAs von Microchip, der Hochleistungs-PLL ZL30632, Oszillatoren, Spannungsreglern und anderen Komponenten verwendet werden, die als System vorvalidiert werden, um den Übergang vom Design in die Fertigung zu beschleunigen.

Die META-DX2+-Reihe soll im 4. Quartal 2022 ausgeliefert werden.

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