Neue Switch-ASICs – DCB und noch viel mehr!

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Die FM4000 Familie von Fulcrum

In 2010 hat diese Chipfamilie des vergleichsweise unbekannten Herstellers die RZ-Netz Szene erheblich aufgemischt, weil mit diesen Chips erstmalig der Bau von Switches möglich wurde, die eine Latenz von nur noch 1 µsec aufweisen, was vor allem für Finanztransaktionsnetze dringend benötigt wurde.

Die Mitglieder der FM 4000 Familie von Switch-ASICs haben 24 10 GbE Ports im Rahmen einer latenzarmen Switcharchitektur mit zusätzlich integrierten umfangreichen L3-Fähigkeiten. Erweiterte Verkehrsklassifikation und Congestion Management (DCB-Funktionen!) gehören genauso dazu wie zusätzliche Schnittstellen zur Systemsteuerung. Die Switch-ASICs enthalten alle Funktionen, die notwendig sind, um Ethernet im Rahmen eines konvergierten RZ-Netzes für IPC, Speicher- und Datenverkehr zu benutzen. Hier nur einige der Funktionen eines solchen Chips:

• 300 Nanosekunden (!!!) Latenz mit aktivierten Access Control Lists und aktiviertem Routing
• bis zu 24 XAUI (CX-4)-Schnittstellen, wobei jedes Interface 10/100/1000/2500 SGMII unterstützt
• Cut-Through und Store-and-Forward Modus
• 360 Millionen Pakete pro Sekunde
• bis zu 16K IPv4 und bis zu 4K IPv6 Lookups
• 16K ARP-Tabelle
• vollumfängliches Multicast Routing
• vollständige VLAN-Replikation mit Multicast Routing
• bis zu 4K extended ACLs, L2/L3/L4 ACLs, egress ACL Unterstützung
• 16K MAC-Tabelle
• Jumbos bis 16.376 Bytes
• Multicast, Multiple Spanning Tree 802.1D,s,w
• VLAN-Learning, umfangreicher 802.1 VLAN-Support
• Multi-Chip-Mirroring, Multi-Chip LAG
• Line Rate Classification L2/L3/L4, 802.1p, IPv4 und IPv6 DSCP
• 802.3x Multi Colour PAUSE, 802.3ar
• Verkehrstrennung durch Shared Memory, flexibles Scheduling, 200 Warteschlangen
• 802.1X Port based Security, MAC-Adress based Security

Durch verschiedene Programmierschnittstellen kann man den Switch ASICs noch mehr beibringen, vor allem die 200 Warteschlangen mit dem flexiblen Scheduling sind hier besonders chic. Zwei Dinge werden aber besonders klar:

• geringe Latenz muss keineswegs mit Funktionsarmut einhergehen und
• latenzarme Switches fügen sich auch in ein insgesamt eher konservatives Netzdesign ein. Man muss nicht das ganze Netz völlig neu gestalten, um an wichtigen Stellen, z.B. bei der Kommunikation zwischen Virtualisierten Servern und Speichern, Latenzarmut zu gewährleisten!

In der Abbildung 2 werfen wir einen Blick in den Chip, so weit uns das der Hersteller gestattet. Kern ist ein ultraschneller Speicher. Die einfachste denkbare Organisation ist, jedem Ausgangsport einen Speicherbereich zuzuordnen und ankommende Pakete durch Umsetzung ihrer Zieladresse auf eine Speicheradresse direkt in diesen Speicherbereich zu packen. Das kann man dann weiter differenzieren, z.B. in dem man den Speicherbereich für einen Ausgangsport in mehrere Teilbereiche unterteilt, die ihrerseits die prioritätsbasierten Warteschlangen repräsentieren.

Die Entleerung durch den Ausgangsport geschieht mittels eines portbasierten Schedulers. Wenn man einen Speicher als Basis des Switchings nimmt, kann man die Abarbeitung in fast beliebiger Weise organisieren. Wir wissen nicht, welchen VLSI-Herstellungsprozess Fulcrum verwendet, Standard CMOS wäre in jedem Fall zu langsam.

An diesem Speicher wird aber auch klar, dass ein so aufgebauter Switch-ASIC die DCB-Funktionen erstklassig implementieren kann, aber auch von ihnen abhängig ist. Ein Nebensatz verändert die Welt der Netze dauerhaft!

weiter mit: Das technisch Machbare

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